随着CMOS工艺特征尺寸的减小，嵌入式静态随机存储器SRAM面临漏电和稳定性方面的挑战。速度是嵌入式SRAM的重要指标，也是SRAM相比其他存储器的优势所在。如何控制漏电和实现高速高稳定性是嵌入式SRAM设计中必须要解决的问题。本文深入研究了嵌入式SRAM单元和阵列的高速高稳定设计方法，并讨论了嵌入式SRAM的内建自修复技术。本文的主要研究工作和成果如下：1．分析了CMOS工艺发展对嵌入式SRAM的影响，重点研究了本文设计所使用的SMIC 65/55nm low leakage工艺的速度、漏电、稳定性指标；调研了国际上SRAM的研究现状和采用的关键技术，分析了国内嵌入式SRAM设计中面临的困难。2．讨论了嵌入式SRAM单元的设计和仿真方法，分析了包括标准6T、非对称6T、7T、8T在内的几种单元，以及多阈值技术在SRAM设计中的应用；深入研究了SRAM阵列设计中采用的划分子阵列、交错位线结构等技术。3．分析了适用编译器的阵列相关外围设计，实现了两级译码电路和具有本地时序控制的灵敏放大器，满足编译器对SRAM模块的可配置性要求。4．讨论了嵌入式SRAM的测试和修复方法；通过分析SRAM故障模型，比较各种测试算法，提出一种有效的内建自修复和内建自测试方案。本文的内建自修复策略有效地解决了测试算法带来的多次存储同一错误地址的问题。5．采用划分子阵列、交错位线、两级译码、本地时序控制的灵敏放大器等方案设计了典型容量16K x 32 bits的SRAM并使用SMIC 65nm CMOS工艺成功流片。测试结果表明，芯片可以实现1.31ns的访问时间。本文还实现了针对4K x 32 bits SRAM的内建自修复电路，使用SMIC 55nm CMOS工艺平台投片，后仿真结果表明其可工作在150MHz。