随着移动医疗、物联网和能量采集系统的兴起，片上低电压时钟的产生变得愈发重要。设计一个工作在低电源电压下稳定、低噪的锁相环（PLL）是重要且富有挑战性的。全数字锁相环（DPLL）因采用数字逻辑的工作方式，在低电压、低功耗的时钟产生结构中是非常有优势的，但是全数字锁相环结构中的时间数字转换器（TDC）的分辨率对于电源电压的变化非常敏感。TDC精度的变化会恶化锁相环的带内相位噪声和杂散性能，因此这种TDC结构是不适合低电源电压设计的。混合型锁相环（HPLL）能够避免全数字锁相环中TDC的设计同时实现线性的环路动态特性和数字密集型电路设计。典型的混合型锁相环结构包含一条全差分的模拟比例路径和一条数字积分路径。模拟比例路径由鉴频鉴相器（PFD）、电荷泵（CP）和环路滤波器（LPF）组成。数字积分路径包括二进制鉴相器（BBPD）和有限状态机（FSM）。数字/电压控制振荡器可同时接受模拟比例路径和数字积分路径的控制从而调节输出频率。虽然混合型锁相环可以实现线性的相位检测同时具有较小的环路滤波器面积，但是模拟比例路径中的电荷泵成为了低电源电压设计中的瓶颈。在低电源电压下，电荷泵的输出电压范围会导致锁相环的调频范围变窄。因此电荷泵也同样不适用在低电源电压设计当中。本文提出了一种无需偏执电流的混合型锁相环结构，可避免电荷泵和线性的时间数字转换器的设计，使该结构能够适用于低电源电压的时钟产生。积分路径和比例路径的混合控制提供了低电源电压下良好的工艺延展性以及线性的相位检测效果。模拟比例路径不再需要电荷泵的设计，由鉴相器（PD）无源环路滤波器和可编程陷波器组成。通过Delta-Sigma调制来实现小数分频，同时采用混合型有限脉冲响应（FIR）技术来降低Delta-Sigma调制器的量化噪声并提高模拟比例路径中鉴相器的线性度。该混合型锁相环在65纳米工艺下流片实现。该锁相环在1.2 GHz的输出频率下，可以实现1 MHz频偏处-97 dBc/Hz的相位噪声性能，-76 dBc的参考杂散性能以及-58 dBc的带内小数杂散性能。在65纳米工艺条件下，芯片可工作在0.6 V电源电压的条件下消耗1.85 mW功耗。仿真结果显示，本文提出的混合型锁相环结构在14纳米FinFET工艺下，可在0.4 V电源电压时达到1.2 GHz的输出频率。