本发明提供一种时间交织的多参考时钟的锁相环、片上系统以及电子设备，涉及集成电路技术领域，包括：多相位分频器与主鉴相器、所有从鉴相器分别连接；主晶振与主鉴相器连接，每个同步环路中的从晶振与从鉴相器连接；所有鉴相器的输出端经滤波器后与压控振荡器的输入端连接，压控振荡器的输出端与多相位分频器连接。本发明由于多相分频器的输出负载分布在时间交织的多个支路，多个参考时钟不是同时翻转，而是边沿依次延时，降低了鉴相器工作瞬间对电源地网络的扰动，同时也降低了多相分频器输出时钟链路的噪声，使得参考时钟路径的总体噪声得以进一步优化，从而可以设计更低噪声的压控振荡器，进而从整体上降低锁相环的噪声。