专利名称:全加器
专利国别:中国
专利号:202310659324.5
法律状态:实审
发明人:谢翔,邓成将,王自强
申请人:清华大学
地址:100084 北京市海淀区100084信箱82分箱清华大学专利办公室
申请日期:2023-06-05
授权日期:
摘要:
本申请提供一种全加器,包括第一同或逻辑门、第二反相器、第一异或逻辑门和选择器,第一同或逻辑门用于实现第一信号和第二信号的同或,输出进位传播信号的互补信号,第二反相器的输入端连接第一同或逻辑门的输出端,第二反相器的输出端用于输出进位传播信号。第一异或逻辑门的第一控制端连接第二反相器的输出端,第二控制端连接第一同或逻辑门的输出端,输入端接收进位输入信号,输出端输出和位输出信号。通过第二反相器产生进位传播信号,能够节省电路实现面积以及负载电容,实现较低的动态功耗,并能够消除延迟较大限制性能的进位传播信号产生模块,提高全加器的性能。